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166 邏輯電路設計
以A表不，另一個以5表亦0 FF的S輸入寫成，5 FF的>S輸入爲 SB。及輸入也同樣以4，5下標區別之。
目前勢態 下一勢態
FF 輸入一妒
勢態 B A 0 1
i 0 0 2 1 0 10 0 1 0 0 11
3 0 1 11 0 0
4 1 1 0 0 0 0
G" —<2“
⑷ (6)
Sa一Ra Sb~Rb
(c)
圖8.7
網路的次序由三樣事情決定，卽輸入，W的邏輯電平及4，BFF的 勢態。設網路原在勢態①，FFA及FFB均爲0。當CP發生時，若W爲 0，則網路的程式必須作成使A繼續爲0，5則變成1。在控制 方陣中，4=5=^^0的小格，卽屬於4保持零的情形。從士7? FF的激 勵表發現t S應爲0，i?則爲0。控制方陣卽按此法逐格完成。例如，在 •SB—/?B控制方陣的FF A=lf FF5=1小格卽應爲0—1，因爲W=0及 W=1時，兩個FF都必須爲0。必條件可以用來化簡Sa，Ra, Sb,Rb 的控制網路。
從圖8-7c控制方陣可以得到以下,RAiSB,RB的方程式

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